SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！

whynoreason

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顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！
% Y; g2 w( k  Z( U( w9 t, ~顶层是SDRAM，底层FLASH，几乎交叠，在交叠处有不少线是通过电源层走的，SDRAM的125M  CLK 的两倍频跟三倍频会超标较严重，寻求解决方法！
" M. A, Q0 O! Z0 a5 y+ t5 p疑问：都说高速数字PCB设计时影响EMC的重要因素就是电流的回流路径及环路面积，最好做到最小话；现因成本问题只能用到四层板，也只好利用电源层来走线。现出现超标的部分比较多，100M到200M之间普遍较高，有些许频点会超标；125M CLK的时钟两倍频，三倍频会严重超标。
问一：在测CLK及SDRAM 数据脚波形时，都是以SDRAM的附近刮出一个地来测量波形，此时测量的波形信号完整性还算可以，但如果以远处的共地来测量的话，波形形状一致，但电压严重过标了。（供电3.3V，近地时peak--peak大致4.3V,远地时则有5.5V之多）；这样的问题反馈的是否就是所谓的共模电流带来的EMC现象。而共模的引起则是电源层走线带来的回流路径严重变坏？
- o+ k4 C3 {6 z问二：都说屏蔽和接地是实在没办法之后考虑的方案；我们有液晶背光板的引线，跟提供电源的引线，引线数目很多；用频谱仪测得的大致，也是CLK的125M 两倍频跟三倍频的频点特别高。线上套磁环固然可以降低，但总觉得不是最好的选择，而且空间也很难容许。如果只在电源线上加磁珠，是否会有效果？其他的数据线应该也是照样可以携带电磁波出去的啊，又该如何解决？
问三：方案上去耦电容都是用0.1uF的电容，可很多材料上说其频率范围较低，是否该取用0.01u的电容，或加用呢？这个对消除问题会有帮助么？
因为测下EMC的费用较高，所以很多疑点也都集中在脑子了。上次有用频谱仪进行大致的摸底，可发现很怪异。在频谱仪上看到明显加个电容效果好点，可实际测时反而超标更严重。甚是疑惑
9 k9 n: e0 t  R& E9 @/ D总觉得理论还是不够懂，与实际分析老是冲突。还是高手们指点一二啊，项目较急，拜求高手们啦！！！！！

allenearl

个人觉得用4层板本身就是很不合理，因为你们SDRAM数据线和CLOCK线肯定没有很好的镜像面；况且还竟然走在电源层，这是很忌讳的；不改板子估计很难解决，是四层板，建议如下：信号层，电源层，地层＋少量信号，信号层
* F  F; z% H2 s$ r: a- [１）SDRAM的clk线放到第３层；２）SDRAM下面的电源层尽量完整的把SDRAM的数据线割在里面；3）SDRAM电源多加去藕100nF电容；4）引线接口在PCB板上加滤波电路； 5）考虑屏蔽，因为4层板肯定有很强的NOISE出来，所以在框体四周考虑良好的接地，用铝箔，导电泡棉之类的。

demon_life

如果板子很难改动的话,建议在最上层加大地面积,在配合金属铝隔离罩进行屏蔽,会有很好的效果.

whynoreason

我很疑惑，：为什么讲走线放到地层呢？地层不是更加重要么？
) \/ p$ h5 Y9 O* Q+ m5 M' b很多时候可以没有电源层，但必须要有完整的地层啊

timothy

SDRM走线跳到第一层，SDRM的CLK只能走第四层，第三层放GND PLANE,电源层不要走线。

demon_life

问一：不好答，共模干扰太空泛了，引起的原因也有很多种，地环路干扰，信号本身的特性，反射等问题都会引起共模干扰的问题
问二：电源上加磁珠只能虑掉电源线的干扰，不过问题恐怕不在电源
, S* O2 B' g% i$ n液晶信号线一般接受的是LVDS，那还是用普通的方法，信号线成对绞起来，主板Layout也要注意，不行的话在LVDS上加共模电感
问三：电容值越大，谐振频率就越小，滤波电容可以用一大一小配对使用（一般用0.1u+1000p)
& q# J1 p* W4 n. _9 }& J% a# }
另外layout地层上走线是大忌，对于楼主说的信号和CLK实在要走到电源层，建议在线的周围加ground guarde trace,走线最长的部分尽量参考地层

timothy

如果说信号和CLK实在要走到电源层，就更不建议在线的周围加guarde trace，因为ESD测试时放电就会直接到guarde trace上，最容易耦合到线上。
通常的情况线周围不加guarde trace时，ESD测试时，静电就会分布到多种路径，减少静电荷，而避免直接受损。
- ~, P' A  J5 n; D: w% h楼主到底是什么样产品？四层板应该不至于那么难布线，你们的LAYOUT工程师应该好好改改，不至于非得把信号线走到地层上，从来没有听过地层要分割或者走线的。
& ]5 t' A7 j* T/ G9 z6 uclock线走第四层，第三层为地，是最好的了。已经是最好的镜像面了，根本没理由去做其它选择。
关键看你们的LAYOUT工程师在第二层的VCC上如何做文章了，如何分割GND与VCC了。
1 e, A) ~* a" _( {  g7 H还有，如果clock走第四层，它两层都有地了，因为第三层为地，另外一面一般是机箱，而且还是绝对参考地呢，产生的磁力线正好利用金属的屏蔽能力解决。

yishenger

请教个题外话：经常听到电脑主板或显卡采用6层板，8层板什么的，PCB真的有这么多层组成呀，层之间绝缘是如何处理的呀？   

timothy

一般是四层或六层，八层我没做过。
* l/ G3 f! d% W4 |: k; i7 @你去问问PCB 生产厂的，他们是做工艺的。

kany9999

四层板 层与层之间好象是环氧压层玻璃纤维  绝缘的 厚度在2.7mil 左右
0 C1 Y! P; M8 w$ T电源和地层之间是Core层  是种网状纤维的绝缘层  增加PCB板硬度的 好象还和热传有关系 厚度47mil左右
' L1 d* q& r% ]. `电源和地层是1盎司的铜  厚度大概1mil
表面布线层1.9mil